·項(xiàng)目2.6Add-inCardLaneMarginingat16GT/s:驗(yàn)證插卡能通過(guò)LaneMargining功能反映接收到的信號(hào)質(zhì)量，針對(duì)16Gbps速率?！ろ?xiàng)目2.7SystemBoardTransmitterSignalQuality:驗(yàn)證主板發(fā)送信號(hào)質(zhì)量，針對(duì)2.5Gbps、5Gbps、8Gbps、16Gbps速率?！ろ?xiàng)目2.8SystemBoardTransmitterPresetTest:驗(yàn)證插卡發(fā)送信號(hào)的Preset值是否正確，針對(duì)8Gbps和16Gbps速率?！ろ?xiàng)目2.9SystemBoardTransmitterLinkEqualizationResponseTest:...

(9)PCle4.0上電階段的鏈路協(xié)商過(guò)程會(huì)先協(xié)商到8Gbps,成功后再協(xié)商到16Gbps;(10)PCIe4.0中除了支持傳統(tǒng)的收發(fā)端共參考時(shí)鐘模式，還提供了收發(fā)端采用參考時(shí)鐘模式的支持。通過(guò)各種信號(hào)處理技術(shù)的結(jié)合，PCIe組織總算實(shí)現(xiàn)了在兼容現(xiàn)有的FR-4板材和接插 件的基礎(chǔ)上，每一代更新都提供比前代高一倍的有效數(shù)據(jù)傳輸速率。但同時(shí)收/發(fā)芯片會(huì)變 得更加復(fù)雜，系統(tǒng)設(shè)計(jì)的難度也更大。如何保證PCIe總線工作的可靠性和很好的兼容性， 就成為設(shè)計(jì)和測(cè)試人員面臨的嚴(yán)峻挑戰(zhàn)。PCIE3.0和PCIE4.0應(yīng)該如何選擇？?jī)?nèi)蒙古PCI-E測(cè)試市場(chǎng)價(jià)當(dāng)鏈路速率不斷提升時(shí)，給接收端留的信號(hào)裕量會(huì)越來(lái)越小...

隨著數(shù)據(jù)速率的提高，在發(fā)送端對(duì)信號(hào)高頻進(jìn)行補(bǔ)償還是不夠，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對(duì)信號(hào)做均衡(Equalization),從而對(duì)線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長(zhǎng)電纜 傳輸?shù)膱?chǎng)合，近些年也逐漸開(kāi)始在計(jì)算機(jī)、消費(fèi)類(lèi)電子等領(lǐng)域應(yīng)用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對(duì)CTLE均衡器 的頻響特性的要求。可以看到，均衡器的強(qiáng)弱也有很多擋可選，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI Exp...

在之前的PCIe規(guī)范中，都是假定PCIe芯片需要外部提供一個(gè)參考時(shí)鐘(RefClk),在這 種芯片的測(cè)試中也是需要使用一個(gè)低抖動(dòng)的時(shí)鐘源給被測(cè)件提供參考時(shí)鐘，并且只需要對(duì) 數(shù)據(jù)線進(jìn)行測(cè)試。而在PCIe4.0的規(guī)范中，新增了允許芯片使用內(nèi)部提供的RefClk(被稱(chēng) 為Embeded RefClk)模式，這種情況下被測(cè)芯片有自己內(nèi)部生成的參考時(shí)鐘，但參考時(shí)鐘的 質(zhì)量不一定非常好，測(cè)試時(shí)需要把參考時(shí)鐘也引出，采用類(lèi)似于主板測(cè)試中的Dual-port測(cè) 試方法。如果被測(cè)芯片使用內(nèi)嵌參考時(shí)鐘且參考時(shí)鐘也無(wú)法引出，則意味著被測(cè)件工作在 SRIS(Separate Refclk Independent SS...

測(cè)試類(lèi)型8Gbps速率16Gbps速率插卡RX測(cè)試眼寬：41.25ps+0/—2ps眼寬：18.75ps+0.5/-0.5ps眼高：46mV+0/-5mV眼高：15mV+1.5/-1.5mV主板RX測(cè)試眼寬：45ps+0/-2ps眼寬：18.75ps+0.5/-0.5ps眼高：50mV+0/-5mV眼高：15mV+1.5/-1.5mV 校準(zhǔn)時(shí)，信號(hào)的參數(shù)分析和調(diào)整需要反復(fù)進(jìn)行，人工操作非常耗時(shí)耗力。為了解決這個(gè) 問(wèn)題，接收端容限測(cè)試時(shí)也會(huì)使用自動(dòng)測(cè)試軟件，這個(gè)軟件可以提供設(shè)置和連接向?qū)?、控?誤碼儀和示波器完成自動(dòng)校準(zhǔn)、發(fā)出訓(xùn)練碼型把被測(cè)件設(shè)置成環(huán)回狀態(tài)，并自動(dòng)進(jìn)行環(huán)回?cái)?shù) 據(jù)的誤碼率統(tǒng)計(jì)。圖4...

按照測(cè)試規(guī)范的要求，在發(fā)送信號(hào)質(zhì)量的測(cè)試中，只要有1個(gè)Preset值下能夠通過(guò)信 號(hào)質(zhì)量測(cè)試就算過(guò)關(guān)；但是在Preset的測(cè)試中，則需要依次遍歷所有的Preset,并依次保存 波形進(jìn)行分析。對(duì)于PCIe3.0和PCIe4.0的速率來(lái)說(shuō)，由于采用128b/130b編碼，其一致性測(cè)試碼型比之前8b/10b編碼下的一致性測(cè)試碼型要復(fù)雜，總共包含36個(gè)128b/130b的 編碼字。通過(guò)特殊的設(shè)計(jì)， 一致性測(cè)試碼型中包含了長(zhǎng)“1”碼型、長(zhǎng)“0”碼型以及重復(fù)的“01” 碼型，通過(guò)對(duì)這些碼型的計(jì)算和處理，測(cè)試軟件可以方便地進(jìn)行預(yù)加重、眼圖、抖動(dòng)、通道損 耗的計(jì)算。 11是典型PCle3.0和PCIe...

在物理層方面，PCIe總線采用多對(duì)高速串行的差分信號(hào)進(jìn)行雙向高速傳輸，每對(duì)差分 線上的信號(hào)速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的 16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電 纜連接等。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如 果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù)，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo) 準(zhǔn)規(guī)范也在討論過(guò)程中。列出了PCI...

這么多的組合是不可能完全通過(guò)人工設(shè)置和調(diào)整 的，必須有一定的機(jī)制能夠根據(jù)實(shí)際鏈路的損耗、串?dāng)_、反射差異以及溫度和環(huán)境變化進(jìn)行 自動(dòng)的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動(dòng)態(tài)協(xié)商。動(dòng)態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中 就有定義，但早期的芯片并沒(méi)有普遍采用；在PCIe4.0規(guī)范中，這個(gè)要求是強(qiáng)制的，而且很 多測(cè)試項(xiàng)目直接與鏈路協(xié)商功能相關(guān)，如果支持不好則無(wú)法通過(guò)一致性測(cè)試。圖4.7是 PCIe的鏈路狀態(tài)機(jī)，從設(shè)備上電開(kāi)始，需要經(jīng)過(guò)一系列過(guò)程才能進(jìn)入L0的正常工作狀態(tài)。 其中在Configuration階段會(huì)進(jìn)行簡(jiǎn)單的速率和位寬協(xié)商，而在Recovery階段則會(huì)進(jìn)行更 加復(fù)雜的發(fā)送端預(yù)加重和...

隨著數(shù)據(jù)速率的提高，在發(fā)送端對(duì)信號(hào)高頻進(jìn)行補(bǔ)償還是不夠，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對(duì)信號(hào)做均衡(Equalization),從而對(duì)線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長(zhǎng)電纜 傳輸?shù)膱?chǎng)合，近些年也逐漸開(kāi)始在計(jì)算機(jī)、消費(fèi)類(lèi)電子等領(lǐng)域應(yīng)用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對(duì)CTLE均衡器 的頻響特性的要求?？梢钥吹?，均衡器的強(qiáng)弱也有很多擋可選，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI Exp...

這么多的組合是不可能完全通過(guò)人工設(shè)置和調(diào)整 的，必須有一定的機(jī)制能夠根據(jù)實(shí)際鏈路的損耗、串?dāng)_、反射差異以及溫度和環(huán)境變化進(jìn)行 自動(dòng)的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動(dòng)態(tài)協(xié)商。動(dòng)態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中 就有定義，但早期的芯片并沒(méi)有普遍采用；在PCIe4.0規(guī)范中，這個(gè)要求是強(qiáng)制的，而且很 多測(cè)試項(xiàng)目直接與鏈路協(xié)商功能相關(guān)，如果支持不好則無(wú)法通過(guò)一致性測(cè)試。圖4.7是 PCIe的鏈路狀態(tài)機(jī)，從設(shè)備上電開(kāi)始，需要經(jīng)過(guò)一系列過(guò)程才能進(jìn)入L0的正常工作狀態(tài)。 其中在Configuration階段會(huì)進(jìn)行簡(jiǎn)單的速率和位寬協(xié)商，而在Recovery階段則會(huì)進(jìn)行更 加復(fù)雜的發(fā)送端預(yù)加重和...

對(duì)于PCIe來(lái)說(shuō)，由于長(zhǎng)鏈路時(shí)的損耗很大，因此接收端的裕量很小。為了掌握實(shí)際工 作環(huán)境下芯片內(nèi)部實(shí)際接收到的信號(hào)質(zhì)量，在PCIe3.0時(shí)代，有些芯片廠商會(huì)用自己內(nèi)置 的工具來(lái)掃描接收到的信號(hào)質(zhì)量，但這個(gè)功能不是強(qiáng)制的。到了PCIe4.0標(biāo)準(zhǔn)中，規(guī)范把 接收端的信號(hào)質(zhì)量掃描功能作為強(qiáng)制要求，正式名稱(chēng)是Lane Margin(鏈路裕量)功能。 簡(jiǎn)單的Lane Margin功能的實(shí)現(xiàn)是在芯片內(nèi)部進(jìn)行二維的誤碼率掃描，即通過(guò)調(diào)整水平方 向的采樣點(diǎn)時(shí)刻以及垂直方向的信號(hào)判決閾值，pcie3.0和pcie4.0物理層的區(qū)別在哪里？山西PCI-E測(cè)試推薦貨源Cle4.0測(cè)試的CBB4和CLB4夾具無(wú)論是Pr...

這么多的組合是不可能完全通過(guò)人工設(shè)置和調(diào)整 的，必須有一定的機(jī)制能夠根據(jù)實(shí)際鏈路的損耗、串?dāng)_、反射差異以及溫度和環(huán)境變化進(jìn)行 自動(dòng)的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動(dòng)態(tài)協(xié)商。動(dòng)態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中 就有定義，但早期的芯片并沒(méi)有普遍采用；在PCIe4.0規(guī)范中，這個(gè)要求是強(qiáng)制的，而且很 多測(cè)試項(xiàng)目直接與鏈路協(xié)商功能相關(guān)，如果支持不好則無(wú)法通過(guò)一致性測(cè)試。圖4.7是 PCIe的鏈路狀態(tài)機(jī)，從設(shè)備上電開(kāi)始，需要經(jīng)過(guò)一系列過(guò)程才能進(jìn)入L0的正常工作狀態(tài)。 其中在Configuration階段會(huì)進(jìn)行簡(jiǎn)單的速率和位寬協(xié)商，而在Recovery階段則會(huì)進(jìn)行更 加復(fù)雜的發(fā)送端預(yù)加重和...

PCIe4.0的測(cè)試項(xiàng)目PCIe相關(guān)設(shè)備的測(cè)試項(xiàng)目主要參考PCI-SIG發(fā)布的ComplianceTestGuide(一致性測(cè)試指南)。在PCIe3.0的測(cè)試指南中，規(guī)定需要進(jìn)行的測(cè)試項(xiàng)目及其目的如下(參考資料：PCIe3.0ComplianceTestGuide):·ElectricalTesting(電氣特性測(cè)試):用于檢查主板以及插卡發(fā)射機(jī)和接收機(jī)的電氣性能。·ConfigurationTesting(配置測(cè)試):用于檢查PCIe設(shè)備的配置空間?！inkProtocolTesting(鏈路協(xié)議測(cè)試):用于檢查設(shè)備的鏈路層協(xié)議行為。PCI-E 3.0測(cè)試接收端的變化；中國(guó)香港PCI-E測(cè)...

PCIe4.0的發(fā)射機(jī)質(zhì)量測(cè)試發(fā)射機(jī)質(zhì)量是保證鏈路能夠可靠工作的先決條件，對(duì)于PCIe的發(fā)射機(jī)質(zhì)量測(cè)試來(lái)說(shuō)，主要是用寬帶示波器捕獲其發(fā)出的信號(hào)并驗(yàn)證其信號(hào)質(zhì)量滿(mǎn)足規(guī)范要求。按照目前規(guī)范中的要求，PCIe3.0的一致性測(cè)試需要至少12.5GHz帶寬的示波器；而對(duì)于PCIe4.0來(lái)說(shuō)，由于數(shù)據(jù)速率提高到了16Gbps,所以測(cè)試需要的示波器帶寬應(yīng)為25GHz或以上。如果要進(jìn)行主板的測(cè)試，測(cè)試規(guī)范推薦Dual-Port(雙口)的測(cè)試方式，即把被測(cè)的數(shù)據(jù)通道和參考時(shí)鐘同時(shí)接入示波器，這樣在進(jìn)行抖動(dòng)分析時(shí)就可以把一部分參考時(shí)鐘中的抖動(dòng)抵消掉，對(duì)于參考時(shí)鐘Jitter的要求可以放松一些。PCI-E4.0的標(biāo)...

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本，廣泛應(yīng)用于顯卡、GPU、SSD卡、以太網(wǎng)卡、加速卡等與CPU的互聯(lián)。PCle的標(biāo)準(zhǔn)由PCI-SIG(PCISpecialInterestGroup)組織制定和維護(hù)，目前其董事會(huì)主要成員有Intel、AMD、nVidia、DellEMC、Keysight、Synopsys、ARM、Qualcomm、VTM等公司，全球會(huì)員單位超過(guò)700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議)、CEM規(guī)范(適用于板卡機(jī)械和電氣設(shè)計(jì))、測(cè)試...

隨著數(shù)據(jù)速率的提高，在發(fā)送端對(duì)信號(hào)高頻進(jìn)行補(bǔ)償還是不夠，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對(duì)信號(hào)做均衡(Equalization),從而對(duì)線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長(zhǎng)電纜 傳輸?shù)膱?chǎng)合，近些年也逐漸開(kāi)始在計(jì)算機(jī)、消費(fèi)類(lèi)電子等領(lǐng)域應(yīng)用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對(duì)CTLE均衡器 的頻響特性的要求?？梢钥吹剑馄鞯膹?qiáng)弱也有很多擋可選，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI Exp...

在測(cè)試通道數(shù)方面，傳統(tǒng)上PCIe的主板測(cè)試采用了雙口(Dual-Port)測(cè)試方法，即需要 把被測(cè)的一條通道和參考時(shí)鐘RefClk同時(shí)接入示波器測(cè)試。由于測(cè)試通道和RefClk都是 差分通道，所以在用電纜直接連接測(cè)試時(shí)需要用到4個(gè)示波器通道(雖然理論上也可以用2個(gè) 差分探頭實(shí)現(xiàn)連接，但是由于會(huì)引入額外的噪聲，所以直接電纜連接是常用的方法),這種 方法的優(yōu)點(diǎn)是可以比較方便地計(jì)算數(shù)據(jù)通道相對(duì)于RefClk的抖動(dòng)。但在PCIe5.0中，對(duì)于 主板的測(cè)試也采用了類(lèi)似于插卡測(cè)試的單口(Single-Port)方法，即只把被測(cè)數(shù)據(jù)通道接入 示波器測(cè)試，這樣信號(hào)質(zhì)量測(cè)試中只需要占用2個(gè)示波器通道。圖4.23...

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本，廣泛應(yīng)用于顯卡、GPU、SSD卡、以太網(wǎng)卡、加速卡等與CPU的互聯(lián)。PCle的標(biāo)準(zhǔn)由PCI-SIG(PCISpecialInterestGroup)組織制定和維護(hù)，目前其董事會(huì)主要成員有Intel、AMD、nVidia、DellEMC、Keysight、Synopsys、ARM、Qualcomm、VTM等公司，全球會(huì)員單位超過(guò)700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議)、CEM規(guī)范(適用于板卡機(jī)械和電氣設(shè)計(jì))、測(cè)試...

在物理層方面，PCIe總線采用多對(duì)高速串行的差分信號(hào)進(jìn)行雙向高速傳輸，每對(duì)差分 線上的信號(hào)速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的 16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電 纜連接等。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如 果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù)，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo) 準(zhǔn)規(guī)范也在討論過(guò)程中。列出了PCI...

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農(nóng)，以成為高數(shù)信號(hào)傳輸測(cè)試界的帶頭者為奮斗目標(biāo)。克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室重心團(tuán)隊(duì)成員從業(yè)測(cè)試領(lǐng)域10年以上。實(shí)驗(yàn)室配套KEYSIGHT/TEK主流系列示波器、誤碼儀、協(xié)議分析儀、矢量網(wǎng)絡(luò)分析儀及附件，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具。堅(jiān)持以專(zhuān)業(yè)的技術(shù)人員，嚴(yán)格按照行業(yè)測(cè)試規(guī)范，配備高性能的權(quán)能測(cè)試設(shè)備，提供給客戶(hù)更精細(xì)更權(quán)能的全方面的專(zhuān)業(yè)服務(wù)。克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室提供具深度的專(zhuān)業(yè)知識(shí)及一系列認(rèn)證測(cè)試、預(yù)認(rèn)證測(cè)試及錯(cuò)誤排除信號(hào)完整性測(cè)試、多端口矩陣測(cè)試、HDMI測(cè)試、USB測(cè)試，PCI-E測(cè)試等...

CTLE均衡器可以比較好地補(bǔ)償傳輸通道的線性損耗，但是對(duì)于一些非線性因素(比如 由于阻抗不匹配造成的信號(hào)反射)的補(bǔ)償還需要借助于DFE的均衡器，而且隨著信號(hào)速率的提升，接收端的眼圖裕量越來(lái)越小，采用的DFE技術(shù)也相應(yīng)要更加復(fù)雜。在PCle3.0的 規(guī)范中，針對(duì)8Gbps的信號(hào)，定義了1階的DFE配合CTLE完成信號(hào)的均衡；而在PCle4.0 的規(guī)范中，針對(duì)16Gbps的信號(hào)，定義了更復(fù)雜的2階DFE配合CTLE進(jìn)行信號(hào)的均衡。 圖 4 .5 分別是規(guī)范中針對(duì)8Gbps和16Gbps信號(hào)接收端定義的DFE均衡器(參考資料： PCI Express@ Base Specificatio...

由于每對(duì)數(shù)據(jù)線和參考時(shí)鐘都是差分的，所以主 板的測(cè)試需要同時(shí)占用4個(gè)示波器通道，也就是在進(jìn)行PCIe4.0的主板測(cè)試時(shí)示波器能夠 4個(gè)通道同時(shí)工作且達(dá)到25GHz帶寬。而對(duì)于插卡的測(cè)試來(lái)說(shuō)，只需要把差分的數(shù)據(jù)通道 引入示波器進(jìn)行測(cè)試就可以了，示波器能夠2個(gè)通道同時(shí)工作并達(dá)到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機(jī)信號(hào)質(zhì)量測(cè)試環(huán)境。無(wú)論是對(duì)于發(fā)射機(jī)測(cè)試，還是對(duì)于后面要介紹到的接收機(jī)容限測(cè)試來(lái)說(shuō)，在PCIe4.0 的TX端和RX端的測(cè)試中，都需要用到ISI板。ISI板上的Trace線有幾十對(duì)，每相鄰線對(duì) 間的插損相差0.5dB左右。由于測(cè)試中用戶(hù)使用的電纜、連接器的插損都可...

關(guān)于各測(cè)試項(xiàng)目的具體描述如下：·項(xiàng)目2.1Add-inCardTransmitterSignalQuality:驗(yàn)證插卡發(fā)送信號(hào)質(zhì)量，針對(duì)2.5Gbps、5Gbps、8Gbps、16Gbps速率?！ろ?xiàng)目2.2Add-inCardTransmitterPulseWidthJitterTestat16GT/s:驗(yàn)證插卡發(fā)送信號(hào)中的脈沖寬度抖動(dòng)，針對(duì)16Gbps速率?！ろ?xiàng)目2.3Add-inCardTransmitterPresetTest:驗(yàn)證插卡發(fā)送信號(hào)的Preset值是否正確，針對(duì)8Gbps和16Gbps速率。·項(xiàng)目2.4AddinCardTransmitterInitialTXEQTest:...

由于每對(duì)數(shù)據(jù)線和參考時(shí)鐘都是差分的，所以主 板的測(cè)試需要同時(shí)占用4個(gè)示波器通道，也就是在進(jìn)行PCIe4.0的主板測(cè)試時(shí)示波器能夠 4個(gè)通道同時(shí)工作且達(dá)到25GHz帶寬。而對(duì)于插卡的測(cè)試來(lái)說(shuō)，只需要把差分的數(shù)據(jù)通道 引入示波器進(jìn)行測(cè)試就可以了，示波器能夠2個(gè)通道同時(shí)工作并達(dá)到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機(jī)信號(hào)質(zhì)量測(cè)試環(huán)境。無(wú)論是對(duì)于發(fā)射機(jī)測(cè)試，還是對(duì)于后面要介紹到的接收機(jī)容限測(cè)試來(lái)說(shuō)，在PCIe4.0 的TX端和RX端的測(cè)試中，都需要用到ISI板。ISI板上的Trace線有幾十對(duì)，每相鄰線對(duì) 間的插損相差0.5dB左右。由于測(cè)試中用戶(hù)使用的電纜、連接器的插損都可...

是用矢量網(wǎng)絡(luò)分析儀進(jìn)行鏈路標(biāo)定的典型連接，具體的標(biāo)定步驟非常多，在PCIe4.0 Phy Test Specification文檔里有詳細(xì)描述，這里不做展開(kāi)。 在硬件連接完成、測(cè)試碼型切換正確后，就可以對(duì)信號(hào)進(jìn)行捕獲和信號(hào)質(zhì)量分析。正式 的信號(hào)質(zhì)量分析之前還需要注意的是：為了把傳輸通道對(duì)信號(hào)的惡化以及均衡器對(duì)信號(hào)的 改善效果都考慮進(jìn)去，PCIe3.0及之后標(biāo)準(zhǔn)的測(cè)試中對(duì)其發(fā)送端眼圖、抖動(dòng)等測(cè)試的參考點(diǎn) 從發(fā)送端轉(zhuǎn)移到了接收端。也就是說(shuō)，測(cè)試中需要把傳輸通道對(duì)信號(hào)的惡化的影響以及均 衡器對(duì)信號(hào)的改善影響都考慮進(jìn)去。 PCIE3.0和PCIE4.0應(yīng)該如何選擇？安徽PCI-E測(cè)試銷(xiāo)售其中...

SigTest軟件的算法由PCI-SIG提供，會(huì)對(duì)信號(hào)進(jìn)行時(shí)鐘恢復(fù)、均衡以及眼圖、抖 動(dòng)的分析。由于PCIe4.0的接收機(jī)支持多個(gè)不同幅度的CTLE均衡，而且DFE的電平也 可以在一定范圍內(nèi)調(diào)整，所以SigTest軟件會(huì)遍歷所有的CTLE值并進(jìn)行DFE的優(yōu)化，并 根據(jù)眼高、眼寬的結(jié)果選擇比較好的值。14是SigTest生成的PCIe4.0的信號(hào)質(zhì)量測(cè)試 結(jié)果。SigTest需要用戶(hù)手動(dòng)設(shè)置示波器采樣、通道嵌入、捕獲數(shù)據(jù)及進(jìn)行后分析，測(cè)試效率 比較低，而且對(duì)于不熟練的測(cè)試人員還可能由于設(shè)置疏忽造成測(cè)試結(jié)果的不一致，測(cè)試項(xiàng)目 也主要限于信號(hào)質(zhì)量與Preset相關(guān)的項(xiàng)目。為了提高PCIe測(cè)試的效率和...

在測(cè)試通道數(shù)方面，傳統(tǒng)上PCIe的主板測(cè)試采用了雙口(Dual-Port)測(cè)試方法，即需要 把被測(cè)的一條通道和參考時(shí)鐘RefClk同時(shí)接入示波器測(cè)試。由于測(cè)試通道和RefClk都是 差分通道，所以在用電纜直接連接測(cè)試時(shí)需要用到4個(gè)示波器通道(雖然理論上也可以用2個(gè) 差分探頭實(shí)現(xiàn)連接，但是由于會(huì)引入額外的噪聲，所以直接電纜連接是常用的方法),這種 方法的優(yōu)點(diǎn)是可以比較方便地計(jì)算數(shù)據(jù)通道相對(duì)于RefClk的抖動(dòng)。但在PCIe5.0中，對(duì)于 主板的測(cè)試也采用了類(lèi)似于插卡測(cè)試的單口(Single-Port)方法，即只把被測(cè)數(shù)據(jù)通道接入 示波器測(cè)試，這樣信號(hào)質(zhì)量測(cè)試中只需要占用2個(gè)示波器通道。圖4.23...

PCIe4.0的發(fā)射機(jī)質(zhì)量測(cè)試發(fā)射機(jī)質(zhì)量是保證鏈路能夠可靠工作的先決條件，對(duì)于PCIe的發(fā)射機(jī)質(zhì)量測(cè)試來(lái)說(shuō)，主要是用寬帶示波器捕獲其發(fā)出的信號(hào)并驗(yàn)證其信號(hào)質(zhì)量滿(mǎn)足規(guī)范要求。按照目前規(guī)范中的要求，PCIe3.0的一致性測(cè)試需要至少12.5GHz帶寬的示波器；而對(duì)于PCIe4.0來(lái)說(shuō)，由于數(shù)據(jù)速率提高到了16Gbps,所以測(cè)試需要的示波器帶寬應(yīng)為25GHz或以上。如果要進(jìn)行主板的測(cè)試，測(cè)試規(guī)范推薦Dual-Port(雙口)的測(cè)試方式，即把被測(cè)的數(shù)據(jù)通道和參考時(shí)鐘同時(shí)接入示波器，這樣在進(jìn)行抖動(dòng)分析時(shí)就可以把一部分參考時(shí)鐘中的抖動(dòng)抵消掉，對(duì)于參考時(shí)鐘Jitter的要求可以放松一些。PCI-E PCI-...

PCIe 的物理層(Physical Layer)和數(shù)據(jù)鏈路層(Data Link Layer)根據(jù)高速串行通信的 特點(diǎn)進(jìn)行了重新設(shè)計(jì)，上層的事務(wù)層(Transaction)和總線拓?fù)涠寂c早期的PCI類(lèi)似，典型 的設(shè)備有根設(shè)備(Root Complex) 、終端設(shè)備(Endpoint), 以及可選的交換設(shè)備(Switch) 。早 期的PCle總線是CPU通過(guò)北橋芯片或者南橋芯片擴(kuò)展出來(lái)的，根設(shè)備在北橋芯片內(nèi)部， 目前普遍和橋片一起集成在CPU內(nèi)部，成為CPU重要的外部擴(kuò)展總線。PCIe 總線協(xié)議層的結(jié)構(gòu)以及相關(guān)規(guī)范涉及的主要內(nèi)容。3090Ti 始發(fā)支持 PCIe5.0 顯卡供電接口怎...

PCIe4.0的測(cè)試夾具和測(cè)試碼型要進(jìn)行PCIe的主板或者插卡信號(hào)的一致性測(cè)試(即信號(hào)電氣質(zhì)量測(cè)試),首先需要使用PCIe協(xié)會(huì)提供的夾具把被測(cè)信號(hào)引出。PCIe的夾具由PCI-SIG定義和銷(xiāo)售，主要分為CBB(ComplianceBaseBoard)和CLB(ComplianceLoadBoard)。對(duì)于發(fā)送端信號(hào)質(zhì)量測(cè)試來(lái)說(shuō)，CBB用于插卡的測(cè)試，CLB用于主板的測(cè)試；但是在接收容限測(cè)試中，由于需要把誤碼儀輸出的信號(hào)通過(guò)夾具連接示波器做校準(zhǔn)，所以無(wú)論是主板還是插卡的測(cè)試，CBB和CLB都需要用到。在PCI-E的信號(hào)質(zhì)量測(cè)試中需要捕獲多少的數(shù)據(jù)進(jìn)行分析？山東多端口矩陣測(cè)試PCI-E測(cè)試·項(xiàng)目2...